Apa itu Dishing dan Erosi dalam Proses CMP?

Pemolesan mekanis kimia (CMP) menghilangkan kelebihan material dan cacat permukaan melalui aksi gabungan reaksi kimia dan abrasi mekanis. Ini adalah proses utama untuk mencapai planarisasi global pada permukaan wafer dan sangat diperlukan untuk interkoneksi tembaga multilayer dan struktur dielektrik rendah-k. Dalam praktik manufaktur, CMP bukanlah proses penghilangan seragam yang sempurna; hal ini menimbulkan cacat khas yang bergantung pada pola, di antaranya piringan dan erosi adalah yang paling menonjol. Cacat ini secara langsung mempengaruhi geometri lapisan interkoneksi dan karakteristik kelistrikannya.

Dishing mengacu pada penghilangan berlebihan bahan konduktif yang relatif lunak (seperti tembaga) selama CMP, yang menghasilkan profil cekung berbentuk piringan di dalam garis logam tunggal atau area logam yang besar. Pada penampang melintang, bagian tengah garis logam terletak lebih rendah dari kedua tepinya dan permukaan dielektrik sekitarnya. Fenomena ini sering diamati pada garis lebar, bantalan, atau daerah logam tipe balok. Mekanisme pembentukannya terutama terkait dengan perbedaan kekerasan material dan deformasi bantalan pemoles pada fitur logam lebar: logam lunak lebih sensitif terhadap komponen kimia dan bahan abrasif dalam bubur, dan tekanan kontak lokal bantalan meningkat pada fitur lebar, menyebabkan laju penghilangan di bagian tengah logam melebihi tekanan di tepinya. Akibatnya, kedalaman pencelupan biasanya bertambah seiring dengan lebar garis dan waktu pemolesan yang berlebihan.

Erosi dicirikan oleh ketinggian permukaan keseluruhan di daerah dengan kepadatan pola tinggi (seperti susunan garis logam padat atau daerah dengan pengisi dummy padat) yang lebih rendah dibandingkan di daerah sekitarnya yang jarang setelah CMP. Intinya, ini adalah penghapusan material yang berlebihan di tingkat wilayah dan didorong oleh kepadatan pola. Di daerah padat, logam dan dielektrik bersama-sama memberikan area kontak efektif yang lebih besar, dan gesekan mekanis serta aksi kimia dari bantalan dan bubur lebih kuat. Akibatnya, tingkat penghilangan rata-rata logam dan dielektrik lebih tinggi dibandingkan di daerah dengan kepadatan rendah. Saat pemolesan dan pemolesan berlebihan berlangsung, tumpukan logam-dielektrik di area padat menjadi lebih tipis secara keseluruhan, membentuk tingkat ketinggian yang dapat diukur, dan tingkat erosi meningkat seiring dengan kepadatan pola lokal dan pembebanan proses.

Dari perspektif kinerja perangkat dan proses, piringan dan erosi memiliki banyak dampak buruk pada produk semikonduktor. Dishing mengurangi luas penampang efektif logam, menyebabkan resistensi interkoneksi lebih tinggi dan penurunan IR, yang pada gilirannya menyebabkan penundaan sinyal dan mengurangi margin waktu pada jalur kritis. Variasi ketebalan dielektrik yang disebabkan oleh erosi mengubah kapasitansi parasit antara garis logam dan distribusi penundaan RC, sehingga merusak keseragaman karakteristik listrik di seluruh chip. Selain itu, penipisan dielektrik lokal dan konsentrasi medan listrik mempengaruhi perilaku kerusakan dan keandalan dielektrik antar logam dalam jangka panjang. Pada tingkat integrasi, topografi permukaan yang berlebihan meningkatkan kesulitan fokus dan penyelarasan litografi, menurunkan keseragaman deposisi dan etsa film berikutnya, dan dapat menyebabkan cacat seperti residu logam. Masalah-masalah ini pada akhirnya bermanifestasi sebagai fluktuasi hasil dan menyusutnya jangka waktu proses. Oleh karena itu, dalam praktik rekayasa, perlu dilakukan pengendalian piringan dan erosi dalam batas yang ditentukan melalui pemerataan kepadatan tata letak, optimalisasimemoles ssusah payahselektivitas, dan penyempurnaan parameter proses CMP, untuk memastikan kerataan struktur interkoneksi, kinerja kelistrikan yang stabil, dan manufaktur volume tinggi yang kuat.